个人简历
个人信息
| 姓名：魏朝臣 | 性别：男 |
|---|---|
| 出生：1997.12 | 学历：本科 |
| 手机：15084309109 | 邮箱：1530604142@qq.com |
| 工作时间：2年 | 求职意向：FPGA开发、数字IC设计、基带设计 |
学习经历
| 学校 | 专业 | 时间 |
|---|---|---|
| 华中科技大学 | 电子封装技术 | 2016.9～2020.7 |
工作经历
| 公司 | 岗位 | 时间 |
|---|---|---|
| 微相(上海)科技有限公司 | FPGA开发工程师 | 2020.7 - 至今 |
专业技能
- 了解verilog常用语法，能够使用verilog完成RTL设计
- 了解AXI4接口协议，能够使用RTL实现AXI-Lite, AXI-Stream, AXI4-Full接口
- 了解基本的linux驱动开发流程
- 了解Xilinx高速接口设计，能够使用Xilinx的高速接口玩完成以太网，JESD 204B等接口设计
- 了解基本的DSP原理，能够使用FPGA实现简单的FIR，CIC等滤波器
- 了解OFDM的基本原理
项目经历
| 万兆网UOE | |
|---|---|
| 项目简介 | 该项目作为SDR产品的一部分，实现了基于万兆网的UDP Offload Engine,实现 对特定端口的UDP数据进行卸载，从而实现高速以太网数据传输。 |
| 责任描述 | 负责10G以太网MAC设计 负责UOE模块设计，实现对特定UDP端口数据卸载 负责ZYNQ PL以太网的DMA传输，和嵌入式开发工程师一起 设计PL 以太网的linux驱动，以使用zynq完成其他网络协议的处理 |
| 大容量FIFO设计 | |
|---|---|
| 项目简介 | 使用AXI接口将DDR3 SDRAM映射为1GB FIFO，为SDR设备的高速 数据缓存提供保障 |
| 责任描述 | 负责大容量FIFO的方案设计与开发，基于AXI4 接口Xilinx MIG IP核， 完成对DDR3的访问，在用户逻辑侧，提供两个AXI-Stream接口 来模拟FIFO的写入和读出，大大简化用户使用内存缓存数据的操作， 映射FIFO的容量大小可达1GB |
| JESD204B | |
|---|---|
| 项目简介 | 使用Xilinx JESD204B IP完成对高速ADC AD9680,高速DAC AD9152 链路数据传输 |
| 责任描述 | 负责JESD204B接口的控制，对JESD204B接口出来的数据进行解析和组帧 基于MicroBlaze完成对AD/DA的寄存器配置，JESD204B IP配置 保证AD/DA在1GSPS采样率下的数据稳定传输 |
| DJI无人机检测项目 | |
|---|---|
| 项目简介 | 使用ZYNQ+AD9361 完成对DJI无人机DroneID检测与解析 |
| 责任描述 | 负责在FPGA上实现对DJI DroneID的盲检测，具体为在FPGA上实现实时互相关算法，完成长度为1024个点的序列进行相关，当检测到相关峰的时候，将该帧数据通过DMA突发给PS侧。在实现实时互相关的过程当中，实现了一种加法树的累加结构。 |